大解説！ “Broadwell-Y”な「Core M」はここがすごい（後編）

低電圧駆動でも高クロック動作を可能にするCore M

　8月11日（現地時間）、同社の次世代半導体製造技術となる14ナノメートルプロセスルールと、このプロセスルールを採用する次世代CPU「Core M」（開発コード名「Broadwell-Y」）の概要を明らかにした。

　前回は、14ナノメートルプロセスルールの特徴を、第2世代のトライゲートを中心に解説した。今回は、この14ナノメートルプロセスルールを採用するCore Mの概要を紹介する。

• →大解説！ “Broadwell-Y”な「Core M」はここがすごい（前編）

　Intelで、Core Mのアーキテクチャ開発を担当するIntel プラットフォームエンジニアリンググループ　システム オン チップアーキテクチャ責任者でIntel フェローのステファン・ジョルダン氏は、「10.1型ディスプレイを搭載するデバイスで8〜10ミリ厚のファンレスデザインを実現しようとすると、SoCの消費電力は3〜5ワットにする必要がある」と説明する。

　その一方で、Coreプロセッサー・ファミリーで、ピーク性能や高負荷が持続する環境でも優れた性能を発揮できるよう、消費電力あたりのパフォーマンスを追究する必要があったとしたうえで、次に掲げる改善を行うことで、低消費電力、かつ、パワフルなSoCを実現したという。

10.1型ディスプレイで8〜10ミリ厚のファンレスデザインを実現しようとすると、SoCの消費電力は3〜5ワットにする必要がある（写真＝左）。ファンレスシステムにCoreプロセッサーファミリーと同等の性能を持たせるには、ピーク性能だけでなく、持続的に負荷がかかる状態でも一定以上の処理能力を発揮できる消費電力あたりのパフォーマンスを実現する必要がある（写真＝右）

　14ナノメートルプロセスルールへの最適化については、「低電圧駆動時に高いパフォーマンスを発揮できるように設計しており、リーク電流も従来の半分に低減した。、それだけでも消費電力を10％低くできる」と説明する。さらに、駆動電圧の低減によりトランジスタ駆動電力も大幅に低減しており、通常の微細化に比べて、倍の省電力化（半分の消費電力）を実現した。

　Core Mは14ナノメートルプロセスルールの採用により、機能拡張を施しながらも、Haswell-Yと比べてダイサイズを63％微細化しただけでなく、SoCパッケージのサイズ（面積）も半分に、厚さも30％ほど薄くすることで、より薄いシステムの構築をサポートする。

Broadwell-Yにおける14ナノメートルプロセスルールへの最適化（写真＝左）。Core Mでは、パッケージサイズで50％、高さでも30％の小型化を実現する（写真＝右）

　CPUコアに統合した電圧変換回路（FIVR）は、第2世代に進化した。こちらも低電圧動作に最適化するとともに、これまでは、SoCの裏に実装されていたインダクタを別の基板でSoCパッケージの裏に実装する3DL技術（Lはインダクタンスを示す記号。レンツの法則のHeinrich Lenz氏の頭文字が起源）を採用することで、チップサイズが小さくなっても一定の電力をまかなえるコンデンサやインダクタを搭載できるようにしている。

　また、チップの高さを抑える一助にもしている。この3DLは、COMPUTEX TAIPEI 2014で公開したLama Mountainのシステム基板でも確認できる。

第2世代FiVRでは低電圧駆動時における電力効率改善を目指した。また、SoCパッケージの小型化に伴い、インダクタを別基板で接続する3DL技術を採用した

Lama Mountainのシステム基板。SoC裏に穴を開けて、3DLモジュールを実装していることが確認できる